Логическое проектирование и верификация систем на SystemVerilog
Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в...
Издательство:
ДМК Пресс
Дата выхода: июнь 2019
![Чтение и развитие речи 1кл ч2 [Рабочая тетрадь]](https://files.books.ru/pic/4476001-4477000/4476544/004476544.jpg)
Оставить комментарий