Логическое проектирование и верификация систем на SystemVerilog
Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в...
Издательство:
ДМК Пресс
Дата выхода: июнь 2019
![Литературное чтение 1кл [Тетр.для тренир.и сам.]](https://files.books.ru/pic/4515001-4516000/4515099/004515099.jpg)
![Литература 8кл [Метод. реком.] Дом без стен](/static/images/item_no_cover.png)
Оставить комментарий